客户常拿着一份芯片规格书来问：我这颗AI芯片，到底该走硅中介层、有机重布线层，还是局部硅桥？三个选项摆在那儿，选错一条，成本和良率都要翻车。对号入座，得先看懂三条路各自的老本行。
CoWoS-S：硅中介层，带宽拉满的代价
CoWoS-S的S指Silicon硅，它的底座是一整片硅中介层，上面刻满TSV硅通孔，逻辑芯片和HBM并排贴上去，靠这片硅板做互连。硅中介层能把线宽线距做到亚微米级，布线密度是三条路线里最高的，带宽自然拉满。
HBM本身要堆到8层、12层，每一层之间是微凸点键合，堆完再整颗贴到中介层上。一个训练加速器要挂4到8颗HBM，互连位宽动辄上千位。这种密度，只有硅中介层能给到，有机基材做不到。
代价也摆在明面：硅中介层贵，一片大尺寸中介层的成本动辄上千美元；面积受光罩尺寸限制，单颗芯片堆得越多，中介层越大越难做。光罩单块尺寸约858平方毫米，中介层拼到三块多光罩大小，良率和翘曲就成倍恶化。带宽需求极致的AI训练芯片，走的都是这条路。训练集群对互连带宽的饥渴，短期看不到尽头。
CoWoS-R：有机重布线层，成本和尺寸的折中
CoWoS-R的R指RDL重布线层，底座是有机基材上做的精细重布线层，不用整片硅。少了硅中介层，成本降下来，面积也能做得更大，适合封装的芯片数量多、但对线宽没那么苛刻的场景。
成本账很直接：有机基材比硅中介层便宜一个数量级，加工工序也少几道，交付周期短。对量产规模大、单价敏感的推理芯片，这一档的成本优势是实打实的，不是纸面数字。
代价是带宽让一档。有机重布线层的线宽线距通常到不了硅中介层的精度，走线和电源完整性的天花板更低。对带宽不是极致敏感、又想把面积做大摊薄成本的推理类芯片，这条路更划算。多芯片、中带宽、要省钱的组合，CoWoS-R基本是默认答案。
CoWoS-L：局部硅桥，大芯片的平衡术
CoWoS-L的L指Local Silicon Bridge局部硅桥。它不在整片硅板上布线，而是在关键互连区埋进小块硅桥，芯片之间靠这些硅桥做高速互连，其余区域用RDL重布线层铺开。等于把硅的高密度和有机的大面积捏在了一起。
局部硅桥不是把硅桥随便放，桥的位置、数量、尺寸都要跟着芯片的互连拓扑走。设计端改一版桥的布局，封装端就要重跑一遍贴装和键合的工艺窗口。设计协同越早，量产越省心。
这是三条路线里最晚成熟、也最考验封装功力的一条。硅桥的贴装精度要求极高，桥与芯片之间的热压键合窗口极窄，偏一点就短路或断路。英伟达的GB200加速模块走的就是CoWoS-L，把两颗计算芯片和多颗HBM用局部硅桥连起来。大尺寸AI芯片想把互连密度和封装面积两头都占，CoWoS-L是绕不开的选项，也是量产良率最难啃的骨头。桥贴歪一微米，就是一片废料；键合温度差一度，就是一批返修。
对号入座，得回到打样验证
判断用哪条路，先看三个数：互连带宽需求、封装面积、目标成本。带宽拉满选S，面积优先选R，两头都要选L。三个数之外还有第四个数——良率预算，这个数往往是决定性的。
三张路线图背后，其实是同一个成本公式：单位带宽成本。硅中介层单位带宽最贵，但带宽上限最高；有机重布线层单位带宽最便宜，但上限最低；局部硅桥卡在中间，把贵的硅用在刀刃上。选路线的本质，是算这笔单位带宽的账。
规格书之外，还要看量。打样阶段选的路，和量产阶段选的路，可能不是同一条。小批量图省事走CoWoS-R，量起来之后带宽不够再切CoWoS-L，切一次要重跑一遍贴装和键合窗口。所以选型那一刻，就得把量产的账一起算了。
三条路线没有绝对优劣，只有匹配与否。训练芯片要带宽，走CoWoS-S；推理芯片要性价比，走CoWoS-R；大芯片两头都要，走CoWoS-L。真正难的不是选路线，是选完之后把工艺窗口跑出来。
硅桥的贴装、键合的温度曲线、基板的翘曲控制，每一类路线都有自己的坑。泰姆瑞TERMWAY的贴片机在倒装贴装上把控贴装精度，中科同志TORCH的真空共晶炉在键合环节控制温度均匀性——设备是工具，参数才是答案。而参数，得靠中试一次一次试出来。
中科芯火封测的先进封装专线，做的就是这件事：把三条路线的打样验证跑通，把每一类的贴装、键合、检测参数做成可复制的表。芯片设计团队带着参数回量产，省下的不只是钱，是时间。
封装选型没有标准答案，只有对场景的最优解。把场景拆清楚，把三个数算明白，把工艺窗口跑出来，选哪条路，答案自己就浮出来了。AI芯片封装的牌，不在选哪条路，而在把选定的路走到底。路线选对一次，省一轮流片；工艺跑通一次，省一整年。
