单片1T1C三维DRAM单元架构基准评测

一、引言

业界已经提出了多种三维DRAM单元架构概念方案，但尚缺少对这些方案的定量对等对比。本文在统一条件下（单元结构、尺寸采用完全一致边界约束），评估14种具有代表性的单片1T1C三维DRAM单元设计。借助TCAD仿真，研究单元架构，包括电容几何构型、沟道材料（硅与非晶氧化物半导体AOS）、字线/位线布线寄生参数，如何影响器件级、阵列级特性、读出裕量、比特密度以及各项性能之间的取舍关系。

图1展示14种具备可制造性的典型配置，包含8种存取晶体管结构、2种沟道材料（硅、AOS），2类电容几何（横向圆柱形电容、纵向凹型电容）。案例1：双栅（DG）/全环栅（GAA）；案例2：单对称栅极；案例3：单非对称栅极；案例4：字线电极与栅极分离的GAA结构；案例5：全环绕沟道CAA；案例6：带背栅（BG）的单对称栅；案例7：共享背栅的单非对称栅；案例8：字线‑栅极分离的侧栅结构。

案例4、案例8仅采用AOS沟道实现；这两种结构很难通过硅‑硅锗模板工艺实现。案例6与案例7在硅沟道引入背栅，用于抑制浮体效应FBE。案例1‑7全部采用横向圆柱形电容；案例8采用纵向凹型电容。

图1：采用垂直位线(VBL)的硅基、AOS基单片1T1C三维DRAM典型单元架构（案例1‑8）X‑Z截面示意图。

图2：硅基、AOS基单元结构布局与X‑Y‑Z几何参数；Cap_X为存储电容C_S=4 fF条件下，电容下电极X方向长度。X‑Y截面区分接触式单元隔离（Case1‑1,2,6）和线型单元隔离（Case1‑2,3,5,7）。

二、存取晶体管设计与器件特性

A. 结构布局与几何指标

图2给出各个案例的结构布局以及估算得到的X‑Y‑Z几何尺寸，Cap_X代表存储节点电容C_S=4 fF时电容下电极X向长度，文中以Case1举例展示布局。针对硅沟道器件，为降低位线干扰期间栅致漏泄漏（GIDL）带来的空穴积累，抑制寄生BJT开启造成浮体效应引发的电荷损失；设置栅长L_G=100 nm，位线侧延伸30 nm，存储节点SN侧延伸50 nm，构建轻掺杂漏（LDD）。

如图2所示，字线与栅极未分离的结构分为两种单元隔离方案：接触式隔离、线型隔离。接触式单元隔离参考2024年SK海力士VLSI会议论文中的结构；线型隔离采用最新综述文献提出的改进设计。

接触式隔离通过接触刻蚀工艺，在两侧完成字线图形化；仅对硅层进行各向同性刻蚀实现单元隔离。这种各向同性刻蚀会产生横向回刻，会增大Y方向节距。与之对比，线型隔离先完成线条刻蚀，之后栅极全方位包裹硅沟道。该结构可以把Y方向节距做到更小，实现70 nm的有效沟道宽度；但线条刻蚀宽度需要压缩至30 nm以内，保证相邻栅极互相搭接，形成连续阵列字线。

对于AOS沟道器件（例如钨掺杂氧化铟IWO），金属ns轨道、大约3 eV的宽带隙、无晶界的特点，可以抑制GIDL以及器件参数离散性。因此和硅沟道不同，AOS器件栅长可以缩短至L_G=40 nm，不需要额外LDD延伸结构；相比硅沟道，整体X方向节距可以缩减约100 nm。图2内嵌表格列出本分析中所有案例的X‑Y‑Z几何参数；所有尺寸同时兼顾存取晶体管设计约束、高深宽比刻蚀工艺限制，以及目标存储电容4 fF。

B. 存取晶体管电学特性

图3是TCAD仿真得到硅基存取晶体管I_D‑V_G曲线，包含传统6F²基准器件以及典型三维DRAM案例；漏极偏置V_D=1.0 V、0.05 V；字线保持偏置V_{BB_WL}=-0.3 V，字线开启电压V_PP=1.8 V。基准D1b器件尺寸来自逆向解析报告。三维DRAM器件采用10 nm薄体全耗尽结构，静电控制能力优异，字线过驱动电压可以从传统6F² BCAT单元的2.5‑3.0 V降低至约1.8 V，同时维持器件性能。

带背栅的设计（Case6、Case7）阈值电压V_T提升，关态电流窗口被拓宽，有望降低浮体效应、字线耦合带来的电荷损失，但亚阈值摆幅SS出现一定程度退化。

图3：TCAD仿真得到硅基存取晶体管I_D‑V_G特性，V_D=1.0 V与0.05 V，V_{BB_WL}=-0.3 V，V_PP=1.8 V。

图4为AOS沟道存取晶体管TCAD仿真I_D‑V_G曲线，偏置条件V_D=1.0 V /0.05 V，V_{BB_WL}=-0.7 V，V_PP=1.4 V。AOS仿真模型参数使用IWO沟道双栅FET实验数据完成标定。考虑AOS器件正偏温度不稳定性BTI以及本征阈值电压偏低，字线保持电压与开启电压均低于硅基器件。

根据已有文献报道，AOS晶体管亚阈值摆幅相比硅器件略有衰减，但是驱动电流充足，同时关态漏电极低（I_off<10^-15 A/μm），非常适合低漏电工作场景。

图4：TCAD仿真AOS（IWO）存取晶体管I_D‑V_G，V_D=1.0 V /0.05 V，V_{BB_WL}=-0.7 V，V_PP=1.4 V。

三、阵列寄生参数与动态电荷损失

本文搭建2×3×3小型单元阵列，用于评估阵列寄生与动态电荷损失特性。如图5，小型阵列包含3根位线，每侧布置3层字线，一共18个单元。将中心位线做电压扫描，其余电极接地，得到电荷变化量ΔQ，提取位线电容C_BL=Q/V。采用相同方法扫描字线电位提取字线电容C_WL。

根据存储阵列块（mat）与小型阵列的比例换算整体阵列寄生参数；阵列配置为8切片，每根位线搭接8组BL strap；每根位线堆叠方向单元数=堆叠层数×2；每根字线挂载1024单元，采用双端字线驱动SWD。仿真采用CMOS键合阵列CBA架构，带位线选择器，布线互连全部计入寄生提取。三维DRAM堆叠高度设定6 μm，该值参考垂直NAND闪存单栈工艺刻蚀的实用上限。隔离层使用SiO₂(k=3.9)与Si₃N₄(k=7.0)；电极材料电阻率：TiN/W取5.0×10^-7 Ω·m，n⁺多晶硅取1.0×10^-5 Ω·m。

图5：2×3×3微型阵列结构，三维DRAM存储块等效网表示意图；该结构用于TCAD提取阵列寄生、电荷损失特性。

A. 位线阵列特性

图6为TCAD仿真提取得到各方案位线电容C_BL、位线电阻R_BL、位线RC时间常数，同时计算位线电压扰动ΔV_BL（即初始读出裕量）。对比传统平面6F²基准，三维架构位线寄生得到改善，位线RC显著下降，初始读出裕量获得提升。

图6：硅基、AOS基各方案TCAD仿真提取得到单存储块内C_BL、R_BL，位线RC以及初始读出裕量。

B. 字线阵列特性

图7给出TCAD提取的字线电容C_WL、字线电阻R_WL、字线RC时间常数。对比基准D1b器件：三维结构普遍C_WL增大、R_WL降低。值得注意，Case4与Case8结构会产生极大C_WL，会带来严重的字线耦合动态电荷损失，同时劣化字线RC延迟。

图7：硅基、AOS基各方案TCAD仿真提取C_WL、R_WL、字线RC参数。

C. 动态电荷损失

采用混合模式瞬态TCAD仿真，结合前述器件、阵列寄生参数，评估各类干扰带来的电荷损失。仿真时序：行预充电时间t_RP=14 ns，行激活时间t_RAS=28 ns；完整行周期t_RC=42 ns。按照JEDEC条件，行锤击RH设置10 000次字线翻转；64 ms刷新周期内总t_RC循环数量1.5×10⁶。

图8瞬态仿真捕捉两类电流尖峰：位线干扰诱发（寄生BJT开启，浮体效应FBE）、攻击者字线带来的耦合干扰（行锤击场景RH）。硅沟道器件可以明显观测到上述电流尖峰；而AOS沟道器件几乎没有明显动态电荷损失，源于AOS本身漏电低、抗浮体效应。TCAD无法完成全芯片仿真，本研究重点做方案间相对对比。

图8：混合模式瞬态TCAD仿真，捕获位线干扰（浮体效应FBE）、字线耦合（行锤击RH）诱发的电荷损失电流尖峰。

表I汇总一个64 ms刷新周期下，各个案例的总电荷损失分量与最终读出裕量。当受扰单元沟道直接暴露于相邻器件干扰（来自攻击者字线或者相邻沟道），动态电荷损失会大到完全吃掉读出裕量。举例，最坏干扰条件：单次64ms刷新周期，10k次行锤击、1.5×10⁶次位线干扰，Case3读出裕量衰减135 mV；Case2、Case5累积干扰损失超过500 mV，单元完全无法可靠读出。

剩余架构通过结构屏蔽直接沟道干扰；配合合理尺寸设计（LDD延伸30/50 nm、L_G=100 nm）、结区工程降低LDD掺杂区栅重叠、薄体全耗尽（小于10 nm），浮体效应、行锤击干扰可以被抑制至可接受范围，满足读出需求。

四、典型三维DRAM方案综合评估

图9对筛选出的6种可行1T1C三维DRAM单元架构做长期可扩展性预测。图9(a)为总堆叠高度随等效二维DRAM工艺节点（等效比特密度）变化曲线。假设刻蚀高深宽比极限约100:1，单栈堆叠高度实用上限约10 μm。仿真预测：硅基与AOS基Case1‑2（可扩展性最优）在等效5.4 nm节点（2.6 Gb/mm²），堆叠高度低于10 μm；AOS基Case1‑2堆叠高度仅约7 μm；硅基Case1‑2已经接近10 μm的工艺极限。

传统平面4F² DRAM缩放极限约7 nm节点；受100:1高深宽比约束，想要继续往后迭代5代以上，必须采用AOS沟道。同时对比硅‑硅锗外延模板带来的高制造难度与成本；基于沉积制备模板层的AOS方案，更容易实现双栈堆叠，降低工艺复杂度。图9(b)跟踪不同工艺节点下读出裕量变化；全部候选架构读出裕量都高于可靠读出所需要的50 mV（参考D1b基准器件）。

图9：6种可行三维DRAM架构缩放预测；(a)总堆叠高度‑等效二维DRAM工艺节点；(b)读出裕量‑等效二维DRAM工艺节点。

五、结论

本研究总结几条设计指导原则：第一，做电荷损失预算时，必须完整考虑浮体动力学效应，包括寄生BJT电流尖峰与字线耦合；存取晶体管结构、沟道厚度、LDD工程是抑制该类效应的核心手段。第二，线型单元隔离搭配全环栅存取晶体管，能够同时最大化读出裕量、比特密度，还可以保持高驱动电流、低漏电。第三，AOS沟道具备极低关态漏电，相比硅沟道实现更高比特密度（前提是AOS器件偏置温度不稳定性、氢致可靠性问题在后续研究中持续改善）。

随着沟道材料、存取晶体管工艺、电容集成、三维集成（混合键合等）持续迭代，单片三维DRAM有望支撑AI时代高性能计算系统对存储器密度持续增长的需求。