DP接口如何选择ESD保护器件

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1 DP接口介绍

DP接口，全称是DisplayPort，是一种用于数字视频和音频传输的计算机显示接口标准。该接口由PC及芯片制造商联盟开发，旨在取代传统的VGA、DVI等接口，提供更加高效、高质量的视频和音频传输。广泛应用于电脑、笔记本电脑、显示器、电视和投影仪等数字显示设备上，适用于办公、游戏、设计和娱乐等多种场景。

自2006年DP 1.0发布以来，DP技术持续演进：DP 1.0以四通道10.8 Gbps带宽起步；DP 1.1增加HDCP 1.3内容保护；DP 1.2将带宽翻倍至21.6 Gbps并引入MST多流传输，可单线驱动多台显示器；DP 1.3通过HBR3将带宽提升至32.4 Gbps，支持8K显示；DP 1.4保持32.4 Gbps并引入DSC视觉无损压缩，使4K高刷新率和8K显示成为可能。

DP 2.0协议于2019年发布，最大支持16K的超强分辨率和80 Gbps的原始带宽，是DP 1.4带宽的2.5倍，并引入UHBR 10、UHBR 13.5和UHBR 20三档传输模式。DP 2.1是VESA在2022年10月正式发布的最新版DP标准，它和DP 2.0在性能上没有明显区别，继承了DP 2.0最大支持16K分辨率和80 Gbps原始带宽的特性，但在接口与规范一致性、带宽管理机制、显示技术提升、线缆品质与传输距离以及兼容性等方面相比DP 2.0都有所进步，尤其强化了与USB4/Type-C的融合，且DP 2.1保持向下兼容，此前所有通过认证的DP 2.0产品都符合DP 2.1规范。

图1 DP 2.0接口引脚配置

表1 DP 2.0接口引脚功能描述

DisplayPort的主链路采用基于差分数据包的传输机制承载音视频数据，不设置独立时钟线，而是将时钟信息嵌入串行数据流中。连接器的 1~12 引脚构成 4 组高速主链路差分通道（ML_Lane0~ML_Lane3）及其隔离地：每组通道均由差分正、负信号组成，相邻通道之间配置独立屏蔽地引脚，用于隔离通道间串扰，保障高速差分信号的完整性。主链路可根据带宽需求配置为 1/2/4 Lane 模式，通过并行数据包传输音视频数据，接收端从串行数据流中完成时钟数据恢复（CDR）并解码。

15、17 引脚分别为 AUX_CH(p) 与 AUX_CH(n)，16 引脚为 AUX 通道屏蔽地。AUX通道是一对独立的低速差分双向辅助通道，用于源端与接收端之间的双向通信，可读取接收端 DPCD 寄存器、EDID 显示能力信息，完成 HDCP 内容保护交互，并配合 HPD 中断实现事件上报。当接收端需要上报事件时，先通过 HPD 脉冲触发源端，源端再经 AUX 通道读取具体事件类型。AUX 通道在 DP 全版本中引脚定义保持不变，可持续承载配置、状态与版权校验类低速信息。

18 引脚为 HPD 引脚，兼具热插拔检测与中断上报双重功能。当显示器等 DP 接收设备与源端连接或断开时，接收端通过 HPD 电平变化通知源端完成设备识别；同时，HPD 可发送短脉冲中断信号，通知源端显示器发生状态变更，例如分辨率切换、面板事件等。源端收到中断后，通过 AUX 通道读取详细状态信息。DP 各版本均保留 HPD 的基础功能，其引脚定义不随带宽升级而改动。

19 引脚为DP_PWR Return，是 DP 电源回路的参考地；20 引脚为DP_PWR 电源引脚，提供 3.3 V 电源，最大输出电流为500 mA，用于为接收端 EDID/DPCD 芯片、有源线缆电路以及适配器低功耗电路供电。

2DP接口保护器件选择

2.1 如何选择器件截止电压

器件截止电压应大于被保护电路的最大工作电压，否则会影响被保护电路的正常工作。

DP接口的数据线采用差分信号传输，抗干扰能力强，其中差分电压和共模电压是决定信号质量与兼容性的两个关键参数。差分信号由正负两根线（p、n）组成，每根线的单端电压可表示为：单端电压 = 共模电压 ± 差分摆幅的1/2。

以DP 2.0为例，规范规定共模电压范围为0 V ~ 2.0 V；RX参数表中未直接给出差分输入电压最大值，信号线上实际存在的电压摆幅由TX端驱动器决定，而DP 2.0规定V_TX-DIFFp-p在Level 3下最大为1.38 V，其单端摆幅约为差分电压的一半，即0.69 V，因此单端电压最大值约为2.0 V + 0.69 V = 2.69 V。相应地，该端ESD保护器件的反向工作电压应不低于差分信号的最大单端电压，并留有一定裕量，通常可选用3.3 V或5 V的器件。

图2 来源于DP 2.0规范

图3 来源于DP 2.0规范

DP接口中除主链路差分数据线外的其他引脚，其电压特性各有明确的规范定义。以DP 2.0为例，

AUX辅助通道的差分峰峰值电压规范范围为0.29 V至1.38 V，直流共模电压范围与主链路一致，对于普通应用，3.3V或5V即可覆盖其信号电压。HPD热插拔检测引脚为LV-TTL电平信号，高电平典型值为3.3V，3.3V或5V即可覆盖其信号电压。

图4 来源于DP 2.0规范

图5 来源于DP 2.0规范

图6 来源于DP 2.0规范

DP_PWR引脚是DisplayPort接口的专用电源引脚。根据DP规范，该引脚并非仅提供固定的单一电压，而是支持多级可协商的供电电压，该引脚在默认3.3V供电之外，还可经AUX事务协商切换至5V、12V甚至18V模式，对应的最高稳态电压可达19.8V（18V ±10%）。这个引脚上的不同电压等级，代表了通过AUX通道协商后，向下游设备（如显示器、扩展坞、有源线缆）提供的不同供电模式。由于DP_PWR引脚支持动态电压协商，其ESD保护器件的反向工作电压绝不能按默认的3.3V来统一选型，而必须根据该引脚可能协商到的最高电压等级来决定。

即使在初始连接时协商为 3.3V，在后续运行中，电压也完全可能被重新协商并提升至 5V、12V 甚至 18V。如果保护器件的VRWM 仅按 3.3V 选取，那么在电压被动态更改后，器件将持续导通，导致电源短路或器件损坏。因此，工程上通常要求保护器件的VRWM不低于24V，以确保在5V、12V及18V等所有协商模式下器件均不导通、不产生明显漏电，从而在保障正常供电的同时，有效防护热插拔及异常短路带来的过压与静电风险。

但该技术在实际应用中并不普及，目前绝大多数标准DP连接仍将DP_PWR维持在默认的3.3V供电水平。这主要是因为标准DP线缆的Pin 20通常不接线，物理上就限制了高压传输；同时普通PC直连显示器、投影仪等主流场景的功耗需求很低，3.3V/500mA已足以供给EDID/DPCD芯片等低功耗电路，无需触发高压协商。高压协商更多面向有源线缆、扩展坞等特定专业场景，且在与USB PD等成熟供电方案的竞争中并未成为主流，因此当前普遍实际使用的电压仍是3.3V，3.3V或5V即可覆盖其信号电压。

图6 来源于DP 2.0规范

2.2 如何确定器件电容

在一些高速数据接口线路上，ESD 保护器件的结电容应选择尽量的小，以避免影响信号完整性。保护器件的寄生电容有可能与传输线阻抗形成RC电路，对高频信号产生衰减；若保护器件电容过大，也有可能会改变线路等效阻抗，引发信号反射。因此为高速信号线选择合适的 ESD 防护器件至关重要。

DisplayPort链路速率的演进，本质上是围绕显示分辨率、刷新率与色深需求持续突破带宽瓶颈的过程。早期DP 1.0/1.1采用8b/10b编码，仅定义RBR（1.62 Gbps/lane）与HBR（2.7 Gbps/lane）两种速率，4 Lane配置下理论总带宽为10.8 Gbps，有效带宽约8.64 Gbps。DP 1.2引入HBR2（5.4 Gbps/lane），将4 Lane理论总带宽提升至21.6 Gbps；DP 1.3进一步引入HBR3（8.1 Gbps/lane），使总带宽达到32.4 Gbps。DP 1.4沿用HBR3，总带宽保持不变，但通过引入DSC视觉无损压缩，在有限带宽下支撑8K等高分辨率显示。进入DP 2.0/2.1后，物理层编码由8b/10b升级为128b/132b，编码效率由80%提升至约97%，并定义UHBR 10、UHBR 13.5和UHBR 20三个等级，每通道速率分别为10.0、13.5和20.0 Gbps；在4 Lane配置下，理论总带宽最高达80 Gbps，有效带宽约77.37 Gbps，较DP 1.4理论总带宽提升约2.5倍，有效带宽提升约3倍。由此，DisplayPort正式进入超高带宽阶段，可支撑4K 240Hz、8K 120Hz及更高规格的显示需求。

图7 来源于DP 1.1规范

图8 来源于DP 1.4规范

图9 来源于DP 2.0规范

DisplayPort的AUX辅助通道最初在DP 1.0/1.1规范中定义为1 Mbps的曼彻斯特II编码半双工控制通道，用于链路训练、EDID读取和设备控制；DP 1.2规范引入了可选的快速AUX（FAUX）模式，将速率提升至720 Mbps（采用8b/10b编码，有效数据速率约576 Mbps），以承载USB 2.0等更高带宽数据；但该模式从DP 1.3起被正式弃用，因此DP 1.4及DP 2.0中的AUX通道仍稳定运行在基础的1 Mbps速率上。

图9 来源于DP 2.0规范

DP信号传输线上传输的都为千兆以上的高速信号，推荐ESD器件电容暂时不能准确得出，我们根据项目中的整改经验和眼图测试结果总结下表。

以下是根据项目中的整改经验和眼图测试结果整理的不同版本DP接口保护器件的推荐电容。

表2 DP接口速率及推荐电容

其他线路由于不需要传输高速信号，对电容的要求不高，建议选择电容值<10 pF的器件。

2.3 如何判断深回扫器件在电路中是否发生闩锁效应

2.3.1 什么是ESD器件的闩锁效应

回扫型ESD防护器件具有超小封装体积、超低钳位电压、超低结电容特性，相比常规工艺ESD器件防护效果更优，且不影响信号完整性，可更有效保护USB端口免受瞬态过电压的影响，为相关电子产品设备加固防护，提升消费者使用体验。

常规型ESD的电压会随着I_PP（峰值脉冲电流）的增加而等比例增加，呈现出一个较为线性的增长趋势。深回扫型ESD器件在当电压达到V_T（触发电压）后会瞬间将两端电压拉低，进入一个小于工作电压V_RWM的较低电压V_HOLD,之后随着电流的增加电压逐渐增大，如图10所示;浅回扫型ESD器件在当电压达到V_T（触发电压）后会瞬间将两端电压拉低，进入一个稍大于工作电压V_RWM的电压V_HOLD,之后随着电流的增加电压逐渐增大，如图11所示。

图10 深回扫器件特性曲线

图11 浅回扫器件特性曲线

深回扫器件在使用过程中，很容易面临一个问题——闩锁效应。闩锁效应是回扫型ESD器件（如SCR、GGNMOS等）在静电放电（ESD）保护过程中可能发生的一种非预期自维持导通现象。当ESD上的电压超过触发电压（V_T）后，SCR进入回扫（Snapback）状态，电压降至维持电压（V_HOLD）。如果电源电压（V_dd）高于维持电压（V_HOLD），且电流超过维持电流（I_HOLD），SCR会持续导通，无法自动关断，形成闩锁，使元件持续维持在导通状态无法被截止。

浅回扫器件由于可以保证V_HOLD>V_RWM，不存在闩锁的风险。

若元件发生闩锁效应，信号无法正常传输，可能会导致电流持续增大，引发金属线熔断或器件损坏。闩锁还可能引发芯片逻辑异常，电源短路，需断电重启才能恢复。反复闩锁产生的局部高温可能加速材料老化（如金属迁移、电迁移），缩短芯片寿命。

2.3.2 如何解决ESD器件的闩锁效应

如果要将闩锁效应解除，必须使系统断电，或者满足

V_bias < V_HOLDOR I_bias < I_HOLD

在芯片ESD防护设计中，需仔细评估维持电压（V_HOLD）、维持电流（I_HOLD）与电源电压（V_dd）的关系，确保闩锁不会在正常工作条件下被触发，以下计算是建立在ESD保护器件位于AC耦合电容与DP源端连接器之间这一特定布局之上。

根据规范直流偏置电压V_{bias_RX}=V_{bias_TX}=0~2V

终端电阻R_S=50ohm

图12 来源于HDMI 2.0规范

保证不发生闩锁效应的条件为

V_HOLD> 2VORI_HOLD >= (V_dd− V_HOLD)/ R_S

若V_HOLD= 1V，则I_HOLD >=(2V-1V)/50 Ohm=20mA

3 结论

综合以上考量，我们为DP接口推荐了一些低电容低钳位电压且没有闩锁风险的ESD防护器件，可确保信号的完整性。 

表3 DP接口推荐器件